ขั้นตอนที่ 1
เปิดโปรแกรม Xjlinx ISE webpack 14.7 ขึ้นมาแล้ว New project เหมือนที่เคยทำใน Week5(Lab 1)
ขั้นตอนที่ 2
New Source > Verilog Module ตั้งชื่อว่า Decode_7Seg
ขั้นตอนที่ 3
ทำการแก้ไข Code ตามด้านล่าง
แล้ว Create Schematic Symbol โดยคลิกที่ Decode_7Seg module
ขั้นตอนที่ 4
New Source > Verilog Module ตั้งชื่อว่า Gen_1Hz
ขั้นตอนที่ 5
ทำการแก้ไข Code ตามด้านล่าง
แล้ว Create Schematic Symbol โดยคลิกที่ Gen_1Hz module
ขั้นตอนที่ 6
ขั้นตอนนี้จะไม่เคยทำมาก่อน
ให้ New source เหมือนเดิม แต่เลือกเป็น Schematic
แล้วนำ module ของเรามาต่อ และกำหนด Pin I/O name ต่างๆ
ขั้นตอนที่ 7
ทำการกำหนด I/O port ของ Mojo
New source > Implementation Constraints File : ตั้งชื่อ Pinout
แล้วกำหนด Pin ตามด้านล่าง
ขั้นตอนที่ 8
ตั้งค่า Generate Programming File อย่างที่ทำใน Lab 5.1 เสร็จแล้ว Implement Top Module
ขั้นตอนที่ 9
Upload Program to MOJO V3
ขั้นตอนที่ 10
ต่อวงจร
ไม่มีความคิดเห็น:
แสดงความคิดเห็น