FSM

ขั้นตอนที่ 1 เราจะเขียน VHDL ตาม State Diagram State

ครั้งนี้ไม่จำเป็นต้อง Create Schematic File เพราะเราใช้ Module State เพียงตัวเดียว เราจะทำการ Simulation เหมือน Week8(ข้อ1) ขั้นตอนที่ 2 New Source -> VHDL Test Bench -> เลือก Module state แล้วทำการใส่ code ดังนี้

ขั้นตอนที่ 3 ทำการ Run : Behavioral Check Syntax แล้ว Simulate Behavioral Mode เหมือน Week8(ข้อ1) ผลการทดลอง Count Up

ผลการทดลอง Count Down

home                                             back